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CS1180 Datasheet(PDF) 13 Page - Core Technology (Shenzhen) Co., Ltd.

No. de pieza CS1180
Descripción Electrónicos  20-bit Sigma-Delta ADC
PDF  30 Pages
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Fabricante Electrónico  CHIPSEA [Core Technology (Shenzhen) Co., Ltd.]
Página de inicio  http://www.chipsea.com/
Logo CHIPSEA - Core Technology (Shenzhen) Co., Ltd.

CS1180 Datasheet(HTML) 13 Page - Core Technology (Shenzhen) Co., Ltd.

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background image
CS1180
R
Re
ev
v 1
1..1
1
第
第 1133 页
页，
，共
共 3300 页
页
表6 CS1180 时序表
参数
描述
最小值
最大值
单位
ts
SCLK 时钟周期
4
tosc 周期
tspw
SCLK 脉冲宽度，高电平及低电平
200
ns
tcs1
片选信号 CS 下降沿与第一个 SCLK 沿的建立时间
0
ns
tds
SDI 数据的建立时间（与 SCLK 的延迟）
50
ns
tdh
有效 SDI 数据的保持时间
50
ns
tdio
在发出下列指令时 SDI 的最后一个 SCLK 时钟沿与 SDO
的第一个 SCLK 时钟沿：
RDATA, RREG, WREG
50
tosc 周期
tdso
SDO 输出数据与 SCLK 的延迟时间
50
ns
tdsoh
SDO 数据的保持时间
0
tdsot
SDO 变为三态与 SCLK 时钟沿的延迟
6
10
tosc 周期
tcs2
片选信号 CS 保持低电平时间与最后一个 SCLK 时钟沿
0
ns
tsdelay
当前指令的最后一
个 SCLK 时钟沿到
下一个指令的第一
个 SCLK 时钟沿：
RREG, WREG, SYNC, SLEEP,
RDATA, STOPC
4
tosc 周期
GCALSELF, SELFOCAL, OCALSYS,
GCALSYS
8
DRDY 周期
CALSELF
15
DRDY 周期
RESET（也可以是通过 SCLK 或者
RST 引脚发出的 RESET 指令）
16
tosc 周期
t6
允许的模拟输入信号的变化到下一次有效的转换
5000
tosc 周期
t7
DOR 更新，DOR 无效
4
tosc 周期
t8
DRDY 信号变低后的首个 SCLK 时钟
0
tosc 周期



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