CS1242 datasheet(17/29 Pages) CHIPSEA

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CS1242

v 1

1..0

第

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页，

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共 2299 页

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3.9

串行总线接口( SPI )

CS1242 通过 SPI 总线与外部的控制器进行通讯。CS1242 只能用于从模式。总线接口是标准的

四线 SPI 总线，包括 CS，SCLK，SDI 和 SDO 外加一个控制时钟极性的 POL。总线支持双极

性的时钟，时钟的极性由 POL 来控制。

3.9.1

片选信号( CS )

在与 CS1242 进行通讯前，外部的控制器必须先发出 CS 片选信号。在整个通讯期间，CS 信号

必须维持为低。当 CS 信号变高后，整个 SPI 总线会被复位。CS 信号也可以被接为常低。当

CS 信号被拉为常低时，SPI 总线可以工作在三线模式。

3.9.2

串行时钟( SCLK )

SCLK 为施密特触发，用来对 SDI 和 SDO 信号进行采样。为了防止错误的采样数据，SCLK 必

须十分干净。如果在 3 个 DRDY 周期内都没有 SCLK 时钟出现，那么在下一个 SCLK 来临

时，SPI 总线将被复位，进而开始下一个通讯周期。SCLK 上的一个特定的波形可以复位整个

芯片。具体信息请参考 RESET 章节

3.9.3

时钟极性控制( POL )

POL 控制了串行时钟 SCLK 的极性。当 POL 为低时，数据在 SCLK 的下降沿被采样。如果没

有时钟脉冲，则 SCLK 应该维持为常低。当 POL 为高时，数据在 SCLK 的上升沿被采样，如

果没有时钟脉冲，SCLK 应该维持为高。

3.9.4

数据输入( SDI )和数据输出( SDO )

SDI 和 SDO 引脚分别用来输入和输出数据。在没有使用时，SDO 为高阻态，这样就允许将

SDI 和 SDO 接在一起然后通过一个双向的总线来驱动它。需要注意的是，这种情况下不适合

向 CS1242 发出 RDATAC 指令。因为 RDATAC 指令需要用 STOPC 指令或者 RESET 指令来终

止。而在 RDATAC 模式下，这条双向总线会被一直占据用来向外部发送数据，所以此时无法

通过总线向 CS1242 发送 STOPC 指令或者 RESET 指令，因此就无法终止 RDATAC 状态，除

非此时 SDO 发送的数据中包含 STOPC 或者 RESET 指令。此时 SDI 会检测到 STOPC 或者

RESET 指令，从而终止 RDATAC 状态。

3.9.5

数据准备就绪 ( DRDY )

DRDY 信号用来表示内部数据寄存器的状态。当内部数据寄存器 DOR 内新的数据准备就绪

时，DRDY 信号会变低。当执行完一个从内部数据寄存器 DOR 读取数据的读操作后，DRDY

信号将变高。在 DOR 寄存器的数据准备更新时 DRDY 信号也会变高，表示此时 DOR 寄存器

内的数据不可用，防止在 DOR 寄存器进行更新时从 DOR 寄存器内读取数据。

CS1242 Datasheet(PDF) 17 Page - Core Technology (Shenzhen) Co., Ltd.

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