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CS1231 Datasheet(PDF) 18 Page - Core Technology (Shenzhen) Co., Ltd.

No. de pieza CS1231
Descripción Electrónicos  24-bit Sigma-Delta ADC
PDF  21 Pages
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Fabricante Electrónico  CHIPSEA [Core Technology (Shenzhen) Co., Ltd.]
Página de inicio  http://www.chipsea.com/
Logo CHIPSEA - Core Technology (Shenzhen) Co., Ltd.

CS1231 Datasheet(HTML) 18 Page - Core Technology (Shenzhen) Co., Ltd.

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background image
CS1231
R
Re
ev
v..1
1..5
5
第
第 1188 页
页，
，共
共 2211 页
页
2.5.6
数据接收
CS1231 可以持续的转换模拟输入信号，当将
DOUT
DRDY /
拉低后，表明数据已经准备
好接受，输入的第一个 SCLK 来就可以将输出的最高位读出，在 24 个 SCLK 后，将所有的
24 位 DOUT 数据读出，之后
DOUT
DRDY /
会保持着最后一位的数据，直到其被拉高，
通过第 25 个 SCLK 可以将
DOUT
DRDY /
拉高，此后当
DOUT
DRDY /
被再次拉低，表
示新的数据已经准备好接受，进行下一个数据的转换。其基本时序如图所示：
SCLK
Data Ready
New Data
Ready
23
22
21
1
24
MSB
LSB
0
t7
t3
t3
t2
t4
t5
t6
Data
DRDY/DOUT
图7 CS1231 读取数据时序图
SCLK
Data Ready
New Data
Ready
23
22
21
1
24
MSB
LSB
0
Data
25
25th SCLK to Force DRDY/DOUT
High
DRDY/DOUT
图8 CS1231 读取数据时序且将
DOUT
DRDY /
拉高时序
表9 读取数据时序表
SYMBOL
DESCRIPTION
MIN
TYP
MAX
UNITS
t2
DOUT
DRDY /
变低后到第一个SCLK上升
沿
0
ns
t3
SCLK 高电平或低电平脉宽
250
ns
t4
SCLK上升沿到新数据位有效(传输延迟)
200
ns
t5
SCLK上升沿到旧数据位有效(保持时间)
0
ns
t6
数据更新， 不允许读之前的数据
39
us
t7
转换时间 (1/data rate)
SPEED = 1
12.5
ms
SPEED = 0
100
ms



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